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科研机构
北京大学 [41]
内容类型
其他 [41]
发表日期
2016 [7]
2015 [2]
2014 [3]
2013 [2]
2012 [2]
2011 [3]
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内容类型:其他
专题:北京大学
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85
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发表日期升序
发表日期降序
提交时间升序
提交时间降序
A 1.27mW 20Gbps 1:16 DEMUX with a symmetrical-edge-delay sense amplifier
其他
2016-01-01
Li, Shihao
;
Gai, Weixin
;
Xiang, Xiao
;
Tang, Liangxiao
;
Huang, Jichao
;
Zhao, Tong
;
Zhi, Xiaoting
收藏
  |  
浏览/下载:3/0
  |  
提交时间:2017/12/03
Delay-locked loop based frequency quadrupler with wide operating range and fast locking characteristics
其他
2016-01-01
Wang, Yuan
;
Liu, Yuequan
;
Jiang, Mengyin
;
Jia, Song
;
Zhang, Xing
收藏
  |  
浏览/下载:3/0
  |  
提交时间:2017/12/03
A novel low-power readout structure with 1/2 sub-scan time-delay-integration and DLL-based A/D for 1024��6 infrared focal plane array
其他
2016-01-01
Liu, Benyuanyi
;
Lu, Wengao
;
Liu, Dahe
;
Yu, Shanzhe
;
Zhang, Yacong
;
Chen, Zhongjian
收藏
  |  
浏览/下载:4/0
  |  
提交时间:2017/12/03
Interference Measurement and Analysis of Full-Duplex Wireless System in 60 GHz Band
其他
2016-01-01
Yang, Hung-Wei
;
He, Yongyu
;
Jen, Chih-Wei
;
Liu, Chun-Yi
;
Jou, Shyh-Jye
;
Yin, Xuefeng
;
Ma, Meng
;
Jiao, Bingli
收藏
  |  
浏览/下载:2/0
  |  
提交时间:2017/12/03
Delay-locked loop based frequency quadrupler with wide operating range and fast locking characteristics
其他
2016-01-01
Wang, Yuan
;
Liu, Yuequan
;
Jiang, Mengyin
;
Jia, Song
;
Zhang, Xing
收藏
  |  
浏览/下载:2/0
  |  
提交时间:2017/12/03
quadrupler
delay-locked loop (DLL)
eight-phase-clock generator
edge-combiner
wide operating range
fast locking
MULTIPLIER
A Novel Low-Power Readout Structure with 1/2 Sub-Scan Time-Delay-Integration and DLL-Based A/D for 1024x6 Infrared Focal Plane Array
其他
2016-01-01
Liu, Benyuanyi
;
Lu, Wengao
;
Liu, Dahe
;
Yu, Shanzhe
;
Zhang, Yacong
;
Chen, Zhongjian
收藏
  |  
浏览/下载:2/0
  |  
提交时间:2017/12/03
Time-delay-integration (TDI)
sub-scan
Infrared Focal Plane Array (IRFPA)
Delay-locked-loop (DLL)
Analog-to-digital converter (ADC)
CMOS IMAGE SENSOR
A 1.27mW 20Gbps 1:16 DEMUX with a Symmetrical-Edge-Delay Sense Amplifier
其他
2016-01-01
Li, Shihao
;
Gai, Weixin
;
Xiang, Xiao
;
Tang, Liangxiao
;
Huang, Jichao
;
Zhao, Tong
;
Zhi, Xiaoting
收藏
  |  
浏览/下载:4/0
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提交时间:2017/12/03
DEMUX
Sense-Amplifier-Based Flip-Flop
SR latch
sense amplifier
Receiver
FLIP-FLOP
180.5Mbps-8Gbps DLL-Based Clock and Data Recovery Circuit with Low Jitter Performance
其他
2015-01-01
Liu, Yuequan
;
Wang, Yuan
;
Jia, Song
;
Zhang, Xing
收藏
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浏览/下载:5/0
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提交时间:2017/12/03
Clock and data recovery (CDR)
wide-range
delay-locked loop (DLL)
low jitter
time-to-digital converter (TDC)
A hierarchical scheduling algorithm in improving quality of wireless 3D video transmission
其他
2015-01-01
Gao, Xiang
;
Li, Dou
;
Liu, Zhiming
;
Zhao, Yuping
收藏
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浏览/下载:6/0
  |  
提交时间:2015/11/13
Wavelength and time slot assignment scheme for TWDM-PONs based on inter-ONU priority rating
其他
2014-01-01
Tang, Ruizhi
;
Chen, Xin
;
Lin, Bangjiang
;
Zhu, Paikun
;
Li, Juhao
;
Chen, Zhangyuan
;
He, Yongqi
收藏
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浏览/下载:3/0
  |  
提交时间:2015/11/13
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