| 基于Verilog HDL的可综合有限状态机设计 | |
| 魏芳; 刘志军; 王立华 | |
| 刊名 | 电子工程师
 |
| 2006 | |
| 期号 | 06页码:8-10+41 |
| 关键词 | 有限状态机 Verilog HDL 状态编码 综合 |
| DOI | 10.3969/j.issn.1674-4888.2006.06.003 |
| URL标识 | 查看原文 |
| 内容类型 | 期刊论文 |
| URI标识 | http://www.corc.org.cn/handle/1471x/6269028 |
| 专题 | 山东大学 |
| 作者单位 | 山东大学信息科学与工程学院,山东大学信息科学与工程学院,山东大学信息科学与工程学院 山东省济南市250100,山东省济南市250100,山东省济南市 |
| 推荐引用方式 GB/T 7714 | 魏芳,刘志军,王立华. 基于Verilog HDL的可综合有限状态机设计[J]. 电子工程师,2006(06):8-10+41. |
| APA | 魏芳,刘志军,&王立华.(2006).基于Verilog HDL的可综合有限状态机设计.电子工程师(06),8-10+41. |
| MLA | 魏芳,et al."基于Verilog HDL的可综合有限状态机设计".电子工程师 .06(2006):8-10+41. |
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