A DeltaSigma DPLL with 1b TDC, 4b DTC and 8-tap FIR filter for low-voltage clock generation/modulation systems | |
Xiaohua Huang; Han Liu; Woogeun Rhee; Zhihua Wang | |
会议名称 | 2018 International Symposium on VLSI Design, Automation and Test (VLSI-DAT) |
会议日期 | 2018 |
会议地点 | Hsinchu, Taiwan |
URL标识 | 查看原文 |
内容类型 | 会议论文 |
URI标识 | http://www.corc.org.cn/handle/1471x/4754488 |
专题 | 湖南大学 |
推荐引用方式 GB/T 7714 | Xiaohua Huang,Han Liu,Woogeun Rhee,et al. A DeltaSigma DPLL with 1b TDC, 4b DTC and 8-tap FIR filter for low-voltage clock generation/modulation systems[C]. 见:2018 International Symposium on VLSI Design, Automation and Test (VLSI-DAT). Hsinchu, Taiwan. 2018. |
个性服务 |
查看访问统计 |
相关权益政策 |
暂无数据 |
收藏/分享 |
除非特别说明,本系统中所有内容都受版权保护,并保留所有权利。
修改评论