| 40位带舍入功能的快速累加累减器电路实现结构 | |
| 陈杰; 李莺 | |
| 2003-08-26 | |
| 著作权人 | 中国科学院微电子研究所 |
| 专利号 | CN1591824 |
| 文献子类 | 发明 |
| 英文摘要 | 一种40位带舍入功能的快速累加累减器电路实现结构，包括一加法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数供加法器运算；一减法压缩模块用于将两个输入操作数中的高25位和一位舍入操作数压缩成两个25位操作数，供减法器运算；一加法运算模块用于将加法压缩模块输出的两个25位操作数累加；一减法运算模块用于将减法压缩器模块输出的两个25位操作数累减；一15位加法器用于将40位操作数中的低15位进行累加运算；一15位减法器用于将40位操作数中的低15位进行累减运算；一40位运算结果选择多选器，用于对分别由加法运算模块和减法运算模块输出的两个40位操作数进行选择作为最终结果送出。 |
| 公开日期 | 2005-03-09 ; 2010-11-26 |
| 语种 | 中文 |
| 状态 | 公开 |
| 内容类型 | 专利 |
| 源URL | [http://10.10.10.126/handle/311049/8228]  |
| 专题 | 微电子研究所_回溯数据库（1992-2008年） |
| 推荐引用方式 GB/T 7714 | 陈杰,李莺. 40位带舍入功能的快速累加累减器电路实现结构. CN1591824. 2003-08-26. |
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