一种旨在优化速度的多功能乘累加器设计

CORC > 微电子研究所 > 中国科学院微电子研究所 > 回溯数据库（1992-2008年）

	一种旨在优化速度的多功能乘累加器设计
	陈杰; 韩亮; 林川; 张晓潇
刊名	科学技术与工程
	2006
卷号	6 期号:13 页码:1917-1920
关键词	高速乘累加/减器并行 Booth算法 Wallace树
ISSN号	1671-1815
英文摘要	介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算.该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度.该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证.
公开日期	2010-05-26
内容类型	期刊论文
源URL	[http://10.10.10.126/handle/311049/1480]
专题	微电子研究所_回溯数据库（1992-2008年）
推荐引用方式 GB/T 7714	陈杰,韩亮,林川,等. 一种旨在优化速度的多功能乘累加器设计[J]. 科学技术与工程,2006,6(13):1917-1920.
APA	陈杰,韩亮,林川,&张晓潇.(2006).一种旨在优化速度的多功能乘累加器设计.科学技术与工程,6(13),1917-1920.
MLA	陈杰,et al."一种旨在优化速度的多功能乘累加器设计".科学技术与工程 6.13(2006):1917-1920.