基于重构技术的并行乘法累加器结构

	基于重构技术的并行乘法累加器结构
	李莺; 陈杰
刊名	微电子学与计算机
	2004
卷号	21 期号:3 页码:109-112
关键词	并行乘法累加器重构技术数字信号处理器数据处理分割算法
ISSN号	1000-7180
产权排序	1
英文摘要	实时信号处理系统要求数字信号处理器具有更高的速度和更低的功耗。文章提出的新型乘法累加器，具有在不同模式下分别处理16位与32位数据。或16位与32位数据混合运算能力。本运算结构采用由三个16位乘法器重构一个32位运算单元，可调用其中一至三个乘法累加模块处理不同精度的数据达到了高速度、低功耗的设计要求。在32位工作模式下数据处理速度可以达到16位乘累加器的水平。
公开日期	2010-05-26
内容类型	期刊论文
源URL	[http://10.10.10.126/handle/311049/1032]
专题	微电子研究所_回溯数据库（1992-2008年）
推荐引用方式 GB/T 7714	李莺,陈杰. 基于重构技术的并行乘法累加器结构[J]. 微电子学与计算机,2004,21(3):109-112.
APA	李莺,&陈杰.(2004).基于重构技术的并行乘法累加器结构.微电子学与计算机,21(3),109-112.
MLA	李莺,et al."基于重构技术的并行乘法累加器结构".微电子学与计算机 21.3(2004):109-112.