SoC测试中低成本、低功耗的芯核包装方法

	SoC测试中低成本、低功耗的芯核包装方法
	韩银和; 王伟; 胡瑜; 李晓维; 张佑生
刊名	计算机辅助设计与图形学学报
	2006
卷号	18 期号:9
关键词	Soc测试芯核包装电路不确定位扫描切片
英文摘要	提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.
语种	中文
公开日期	2010-11-23
内容类型	期刊论文
源URL	[http://ictir.ict.ac.cn/handle/311040/913]
专题	中国科学院计算技术研究所期刊论文_2006年中文
推荐引用方式 GB/T 7714	韩银和,王伟,胡瑜,等. SoC测试中低成本、低功耗的芯核包装方法[J]. 计算机辅助设计与图形学学报,2006,18(9).
APA	韩银和,王伟,胡瑜,李晓维,&张佑生.(2006).SoC测试中低成本、低功耗的芯核包装方法.计算机辅助设计与图形学学报,18(9).
MLA	韩银和,et al."SoC测试中低成本、低功耗的芯核包装方法".计算机辅助设计与图形学学报 18.9(2006).