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	2Gbps高速LDPC译码器的FPGA设计与实现
	杨帅 ; 丁宏 ; 董明科 ; 陈江 ; 罗武
	2010
关键词	LDPC译码器 迭代译码 行列联合译码 现场可编程门阵列
英文摘要	本文基于Altera公司的FPGA开发平台,设计和实现了一种高速LDPC译码器。采用QC-LDPC码,码长为8320,码率为7/8,其性能与CCSDS标准LDPC码字(码长8176,码率7/8)相当.LDPC译码采用行列联合的迭代译码算法,理论上是传统迭代译码算法收敛速度的2倍。通过双帧并行译码的方式,进一步提高了译码速率。经实测验证,高速译码器吞吐速率实际可以达到2Gbps。; 0
语种	中文
内容类型	其他
源URL	[http://ir.pku.edu.cn/handle/20.500.11897/278162]
专题	信息科学技术学院
推荐引用方式 GB/T 7714	杨帅,丁宏,董明科,等. 2Gbps高速LDPC译码器的FPGA设计与实现. 2010-01-01.

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