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	多码率QC-LDPC译码器设计与实现; Design and Implementation of Multi-rate QC-LDPC Decoder
	陈赟 ; 陈翔 ; 赵明 ; 王京
	2011
关键词	多码率 QC-LDPC译码器 偏移值最小和算法 现场可编程门阵列 multi-rate QC-LDPC decoder offset min-sum algorithm FPGA
英文摘要	低密度奇偶校验码(ldPC)是目前最有效的差错控制手段之一,而其中准循环ldPC码(QC-ldPC)应用最为广泛。提出了一种通用的多码率QC-ldPC译码器设计方法,并在fPgA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHz时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/S以上。; Low-density parity-check(LDPC) code is one of the most effective error-controlling methods,in which the quasi-cyclic(QC) LDPC code is the most popular class.This paper proposes a design method for multi-rate QC-LDPC decoder,and then describes the implementation and test on FPGA.The test results show that the resource occupied by the multi-rate decoder is not more than two times of the resource occupied by the single-rate decoder,and this multi-rate decoder could support at least 3 code rates with the throughput higher than 100Mbps when the iteration number is fixed to 16 and the clock frequency set to 110 MHz.
语种	zh_CN
内容类型	期刊论文
源URL	[http://dspace.xmu.edu.cn/handle/2288/122701]
专题	信息技术－已发表论文
推荐引用方式 GB/T 7714	陈赟,陈翔,赵明,等. 多码率QC-LDPC译码器设计与实现, Design and Implementation of Multi-rate QC-LDPC Decoder[J],2011.
APA	陈赟,陈翔,赵明,&王京.(2011).多码率QC-LDPC译码器设计与实现..
MLA	陈赟,et al."多码率QC-LDPC译码器设计与实现".(2011).

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